parametr:
| Nazwa parametru | wartość atrybutu |
| Czy Rohs ma certyfikat? | spotyka |
| Nazwy handlowe | XILINX (Xilinx) |
| Osiągnij Kodeks Zgodności | spełniać |
| kod ECCN | 3A991.D |
| maksymalna częstotliwość zegara | 667MHz |
| Kod JESD-30 | S-PBGA-B484 |
| Kod JESD-609 | e1 |
| Poziom czułości wilgotności | 3 |
| Liczba wejść | 338 |
| Liczba jednostek logicznych | 147443 |
| Czasy wyjściowe | 338 |
| Liczba terminali | 484 |
| Materiał korpusu opakowania | PLASTIK/EPOKSYD |
| kod pakietu | FBGA |
| Hermetyzuj równoważny kod | BGA484,22X22,32 |
| Kształt opakowania | KWADRAT |
| Rodzaj opakowania | TABLICA SIATKI, DROBNA PODZIAŁKA |
| Szczytowa temperatura rozpływu (Celsjusz) | 260 |
| zasilacz | 1,2,1,2/3,3,2,5/3,3 V |
| Programowalny typ logiki | PROGRAMOWALNA PRZEZ POLA TABLICA BRAMEK |
| Stan certyfikacji | Brak kwalifikacji |
| montaż powierzchniowy | TAK |
| technologia | CMOS |
| Powierzchnia terminala | CYNA SREBRNA MIEDZI |
| Formularz terminala | PIŁKA |
| Rozstaw terminali | 0,8 mm |
| Lokalizacja terminala | NA DOLE |
| Maksymalny czas w szczytowej temperaturze reflow | 30 |
Ogólny opis :
Układy FPGA serii Xilinx® 7 obejmują cztery rodziny układów FPGA, które spełniają pełen zakres wymagań systemowych, począwszy od tanich, niewielkich rozmiarów,
od oszczędnych aplikacji o dużej objętości do ultra wysokiej klasy przepustowości łącza, pojemności logicznej i możliwości przetwarzania sygnału dla najbardziej wymagających
aplikacje o wysokiej wydajności.Układy FPGA serii 7 obejmują:
• Rodzina Spartan®-7: Zoptymalizowana pod kątem niskich kosztów, najniższej mocy i dużej mocy
Wydajność we/wy.Dostępne w niedrogiej, bardzo małej obudowie
opakowanie dla najmniejszej powierzchni PCB.
• Rodzina Artix®-7: Zoptymalizowana do zastosowań wymagających niskiego poboru mocy, wymagających szeregowego
transceivery oraz wysoką przepustowość DSP i logiki.Zapewnia najniższą
całkowity koszt zestawienia materiałów dla wysokoprzepustowych, wrażliwych na koszty
Aplikacje.
• Rodzina Kintex®-7: Zoptymalizowana pod kątem najlepszej ceny do wydajności dzięki 2X
poprawa w porównaniu z poprzednią generacją, umożliwiając nową klasę
układów FPGA.
• Rodzina Virtex®-7: Zoptymalizowana pod kątem najwyższej wydajności systemu i
pojemności z 2-krotną poprawą wydajności systemu.Najwyższy
urządzenia obsługujące stosy krzemowych połączeń międzysieciowych (SSI)
technologia.
Układy FPGA serii 7, zbudowane w oparciu o najnowocześniejszą, wysokowydajną technologię procesową o niskim poborze mocy (HPL), 28 nm, z metalową bramką o wysokiej k (HKMG), umożliwiają
niezrównany wzrost wydajności systemu dzięki przepustowości I/O na poziomie 2,9 Tb/s, pojemności 2 milionów komórek logicznych i 5,3 TMAC/s DSP przy zużyciu o 50% mniejszym
mocy niż urządzenia poprzedniej generacji, oferując w pełni programowalną alternatywę dla układów ASSP i ASIC.
Podsumowanie funkcji FPGA serii 7
• Zaawansowana, wysokowydajna logika FPGA oparta na prawdziwym 6-wejściowym wyglądzie
technologia up table (LUT) konfigurowalna jako pamięć rozproszona.
• Dwuportowa blokowa pamięć RAM 36 Kb z wbudowaną logiką FIFO dla danych na chipie
buforowanie.
• Wydajna technologia SelectIO™ z obsługą pamięci DDR3
interfejsy do 1866 Mb/s.
• Szybka łączność szeregowa z wbudowanymi wielogigabitowymi nadajnikami-odbiornikami
od 600 Mb/s do maks.szybkości od 6,6 Gb/s do 28,05 Gb/s, oferując
specjalny tryb niskiego poboru mocy, zoptymalizowany pod kątem interfejsów chip-to-chip.
• Konfigurowalny przez użytkownika interfejs analogowy (XADC), zawierający podwójny
12-bitowe przetworniki analogowo-cyfrowe 1MSPS z wbudowanym układem termicznym i
czujniki zasilania.
• Plasterki DSP z mnożnikiem 25 x 18, akumulatorem 48-bitowym i sumatorem wstępnym
do wysokowydajnego filtrowania, w tym zoptymalizowanego symetrycznego
filtrowanie współczynników.
• Potężne kafelki zarządzania zegarem (CMT), łączące synchronizację fazową
bloki pętli (PLL) i menedżera zegara w trybie mieszanym (MMCM) dla wysokiego
precyzja i niski jitter.
• Szybkie wdrażanie wbudowanego przetwarzania za pomocą procesora MicroBlaze™.
• Zintegrowany blok dla PCI Express® (PCIe), do x8 Gen3
Projekty punktów końcowych i portów głównych.
• Szeroka gama opcji konfiguracyjnych, w tym wsparcie dla
pamięci towarowe, 256-bitowe szyfrowanie AES z HMAC/SHA-256
uwierzytelnianie oraz wbudowane wykrywanie i korekta SEU.
• Niedrogi, łączony drutem, odsłonięty układ typu flip-chip i wysoka integralność sygnału
opakowanie chipowe oferujące łatwą migrację między członkami rodziny w
ten sam pakiet.Wszystkie pakiety dostępne w wersji bezołowiowej i wyselekcjonowanej
pakiety w opcji Pb.
• Zaprojektowany z myślą o wysokiej wydajności i najniższym poborze mocy dzięki 28 nm,
HKMG, proces HPL, technologia procesu napięcia rdzenia 1.0 V i
Opcja napięcia rdzenia 0,9 V dla jeszcze niższej mocy.
